高阻抗信号不进入试验台 [VHDL]
作者：Петр Воротинцев 提问时间：11/1/2020
首先，我是VHDL的新手，我正在尝试创建一个RAM模型（或类似的东西）。该模型运行良好，我开始构建我的测试台，但它无法重现从原始模型生成的信号文件的行为。主要问题是高阻抗信号“**Z”变成了“U”（未...
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作者：Петр Воротинцев 提问时间：11/1/2020
首先，我是VHDL的新手，我正在尝试创建一个RAM模型（或类似的东西）。该模型运行良好，我开始构建我的测试台，但它无法重现从原始模型生成的信号文件的行为。主要问题是高阻抗信号“**Z”变成了“U”（未...