我正在尝试构建 PC 芯片，但收到错误消息，第 19 行，out（8） 和 out（16） 具有不同的总线宽度 ``` // This file is BASED ON part of www.na...

我正在尝试创建一个 8 位无符号计数器，该计数器的计数步长取决于 3 位控制输入。问题是 RST、控制、加法、减法和下溢可以正常工作，但溢出根本不起作用。在测试台上，当我得到溢出时，溢出值本身似乎并没...

我正在从事 Nand2Tetris 课程的第一个项目，我必须仅使用 Nand、Not、And 和 Or 门来实现 Mux 门。 我在 Mux.hdl 文件中编写了以下代码： CHIP Mux { ...

获取运行时 error_0067 值 -1 超出范围（0 到 7）。Buf_ptr 被设置为自然数，但仍然变为负数，因为它没有溢出回 7。这可以通过 if 语句轻松修复，但是 ActiveHdl 中是...

我正在尝试在我的设计中使用正边触发的触发器来设计一个 17 位纹波向上计数器。这是我的代码： `timescale 1us/ 1ns module upcounter (clk, pr, clr...

图书馆 IEEE; 使用 IEEE.std_logic_1164.all; 实体Tarea_MUX_39203394是 端口（ A : in STD_LOGIC_VECTOR(1 downto...

我必须在 Active HDL 12 中进行 Verilog 编码，但我不知道为什么这三个模块在顶部模块中没有相互连接。 顶部模块 '时间刻度 1 ns / 1 ps module Main (M...

我正在 Active-hdl 中使用 verilog 编写 4 位全加法器，我认为我的代码和测试台是正确的，但 sum 和 cout 的值在波形中始终是 z，任何人都可以帮助我解决问题。 modu...

这里代码有一些警告，但没有发现错误，但测试台的这个fulladder输出波形和和进位没有显示。在进位和总和输出中显示了 u，但不是输入很好，只有总和和进位输出是问题所在，为什么这里有一些警告，有时我对...

我正在尝试实现一个多级多路复用器，该多路复用器在每个阶段选择输入信号的偶数/奇数线。例如，假设我有 8 个输入 [a（0）， a（2）， a（3）， a（4）， a（5） a（6）， a（7）] 和 ...