我正在尝试打开一个文件并编写东西，很简单。我的实现不是那么简单。 我正在使用 Verilog/SystemVerilog 和 Modelsim [编辑 - 供将来参考 Windows 操作系统]。我在...

我正在尝试在我的设计中使用正边触发的触发器来设计一个 17 位纹波向上计数器。这是我的代码： `timescale 1us/ 1ns module upcounter (clk, pr, clr...

在 AxiStream 中，每次传输中的 tkeep 值表示同一传输的 tdata 字段中的有效字节。 在 systemverilog 中，我想使用 tkeep 来屏蔽（设置为 0）tdata 字段中...

众所周知，有两种类型的“浮点运算”，即异步（复位）和同步（复位）。 同样，我们是否有类型为异步和同步的“锁存器”？ 如果是，我们如何使用 Verilog 代码对它们进行建模？...

有人可以解释一下系统中“行编译器指令”的工作原理吗 verilog 试图从 LRM 读取它的工作原理，但无法理解它...

我必须在 Active HDL 12 中进行 Verilog 编码，但我不知道为什么这三个模块在顶部模块中没有相互连接。 顶部模块 '时间刻度 1 ns / 1 ps module Main (M...

我正在 Active-hdl 中使用 verilog 编写 4 位全加法器，我认为我的代码和测试台是正确的，但 sum 和 cout 的值在波形中始终是 z，任何人都可以帮助我解决问题。 modu...

我对系统验证没有太多了解，我有以下问题。 据我所知，如果在始终模块的灵敏度列表中触发了复位信号的边沿，则该复位信号的复位类型为“异步” 我需要知道，always_latch复位信号的复位类型是什么？...

在一个简单的模块中，我定义了一个 4 位数组寄存器，并用它来为 4 位数组输出分配一个值。输出就像一根 1 位线，即使它被定义为 4 位数组也是如此。 `timescale 1ns/1ps mod...

我正在做一个项目，在追查到一个错误后，我将其缩小到它是由无法正确触发的 Always 块引起的。 module Counter(start,clk_len,done,clk,reset); i...