系统-verilog-assertions 问答列表
作者：yildizabdullah 提问时间：4/6/2022
我需要在时钟边沿出现一定时间后检查信号值。例如，我想检查信号 b 是否在正边时钟发生后置位至高 1ps。 SVA 是否为此提供了语法？...