提问人：Lucas 提问时间：11/15/2023 更新时间：11/15/2023 访问量：6
是否可以通过 PL 使 Zynq 上的 DDR 控制器过载？如何分析它？
Is it possible to overload the DDR controller on Zynq through PL ? An how to analyze it?
问：
我有一台 Zynq7000，其软件在两个内核上运行。它们与包含大量DMA的FPGA接口。这些 DMA 用于执行高达数 MB 的数据传输。
我的问题是：
有没有可能在某个时候，来自 CPU 和 AXI 端口的组合访问会导致如此多的读写请求，以至于它们在“不合理”的一段时间内保持等待状态，或者更糟糕的是，它们丢失了？
有没有一种方法可以估计DRAM访问的最坏情况？
答：
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spamsink
11/28/2023
#1
通过计算周期来估计是很困难的。通过简单的测试可以得到更好的估计 - 增加吞吐量，直到它中断。您可以添加一些额外的硬件，当“不合理”的时间段停滞发生时，这些硬件将停止该过程并计算它......
估计 DRAM 访问的最坏情况是将 CAS 和 RAS 时间相加（意味着每次访问都是对不同的页面）......
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