寻找 QEMU 可模拟的哈佛 RISC CPU

问：

我目前正在为我在大学的计算机体系结构课程做一个项目。这项任务包括选择一种编程语言，在我的例子中，是一种类似Lisp的语言，并为它编写一个编译器。此外，我需要实现一个能够执行编译器生成的机器代码的 CPU 仿真器。具体要求是CPU必须是RISC的，并且基于哈佛架构。

虽然我可以从头开始设计一个简单的 CPU 用于教育目的，但我更喜欢探索符合指定约束的现有真实 CPU 架构。使用这种方法，我不需要设计 ISA，并且可以利用 QEMU 等工具针对我的仿真器测试机器代码的执行。

我正在寻找可以用 QEMU 模拟的 RISC Harvard CPU 的建议。如果您有使用此类 CPU 的经验或遇到过相关信息，我们将不胜感激。

在搜索过程中，我考虑了以下架构：

ARM Cortex M3 – 开发人员页面指出了哈佛架构，但在查看用户手册中的内存模型时，我观察到一个平面地址空间。代码和SRAM区域之间的分离似乎并不强制执行独立的指令和数据存储器访问，也不能保证指令和数据分离。我不确定这是否仍然符合真正的哈佛架构。

RISC-V – 我参考了一篇论文（第 14-15 页和第 27 页），描述了具有改进的哈佛架构的 RISC-V CPU，具有单独的数据存储单元（第 27 页）。但是，在检查规范时，我遇到了关于平面地址空间的类似疑问。

我可能误解了哈佛的建筑概念。我最初认为，在链接之后，将为指令和数据地址空间创建两个不同的文件。你能否就此作出澄清？