我正在尝试在 EDA Playground 中模拟我的设计。我使用 ModelSim（不是来自 EDA）在本地计算机中测试了我的设计文件和测试台文件，并且成功了。但是，我尝试对 EDA Playgro...

有人可以解释一下系统中“行编译器指令”的工作原理吗 verilog 试图从 LRM 读取它的工作原理，但无法理解它...

在 AxiStream 中，每次传输中的 tkeep 值表示同一传输的 tdata 字段中的有效字节。 在 systemverilog 中，我想使用 tkeep 来屏蔽（设置为 0）tdata 字段中...

我正在尝试打开一个文件并编写东西，很简单。我的实现不是那么简单。 我正在使用 Verilog/SystemVerilog 和 Modelsim [编辑 - 供将来参考 Windows 操作系统]。我在...

我试图理解在某些控制情况下，写作和阅读是如何在BRAM记忆中发生的。请告诉我我的代码中是否有任何概念错误： module bram_dual(wrt_data,addr_w,rst,clk,wr_e...

我有一个问题，希望有人能帮助我。 在systemVerilog中，我有一个输入“en”和一个输出信号“en_delayed”。信号不一定是端口，它们可以是内部变量。 我想在上升和下降时对信号应用不...

我正在尝试实现一个数组 Right Shifter。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在索引位置插入指定的整数值。 例如 如果 arr = {1， 2， 3， 4，...