编辑：我刚刚重新安装了 lattice diamond 和更新，Active-hdl 是自动安装的，但模拟仍然给我同样的错误。当我更改库 machXO3 时;使用 machXO3.all;到库 mac...

我正在做一个项目，在追查到一个错误后，我将其缩小到它是由无法正确触发的 Always 块引起的。 module Counter(start,clk_len,done,clk,reset); i...

在一个简单的模块中，我定义了一个 4 位数组寄存器，并用它来为 4 位数组输出分配一个值。输出就像一根 1 位线，即使它被定义为 4 位数组也是如此。 `timescale 1ns/1ps mod...

首先，我是VHDL的新手，我正在尝试创建一个RAM模型（或类似的东西）。该模型运行良好，我开始构建我的测试台，但它无法重现从原始模型生成的信号文件的行为。主要问题是高阻抗信号“**Z”变成了“U”（未...

这里代码有一些警告，但没有发现错误，但测试台的这个fulladder输出波形和和进位没有显示。在进位和总和输出中显示了 u，但不是输入很好，只有总和和进位输出是问题所在，为什么这里有一些警告，有时我对...

我正在 Active-hdl 中使用 verilog 编写 4 位全加法器，我认为我的代码和测试台是正确的，但 sum 和 cout 的值在波形中始终是 z，任何人都可以帮助我解决问题。 modu...

我必须在 Active HDL 12 中进行 Verilog 编码，但我不知道为什么这三个模块在顶部模块中没有相互连接。 顶部模块 '时间刻度 1 ns / 1 ps module Main (M...