module NOR31_1x1(Y,A); input [31:0] A; output Y; wire [29:0] norWire; nor nor1(norWire[0], A[0], ...

我正在尝试打开一个文件并编写东西，很简单。我的实现不是那么简单。 我正在使用 Verilog/SystemVerilog 和 Modelsim [编辑 - 供将来参考 Windows 操作系统]。我在...