提问人： 提问时间：10/26/2021 最后编辑：toolic 更新时间：10/26/2021 访问量：1220
为什么输出处于未知状态？
Why output is in unknown state?
问：
我想使用具有异步复位的 dff 制作串行比较器，并基于
连续分配。但是输出将处于未知 （x） 状态，我不知道为什么。我检查了每根电线，并为每根电线分配了一个表达式
DFF 代码 （Verilog）：
module comparator (input a, input b, input reset, input clk, output [1:0] o);
wire q0_p, q0_n, q1_p, q1_n, d0, d1;
wire s0, r0, w01, w02, s1, r1, w11, w12;
assign d0 = (q1_n & q0_p) | (q0_p & ~a & b) | (q1_n & ~a & b);
assign d1 = (q1_p & q0_n) | (q0_n & a & ~b) | (q1_p & a & ~b);
assign w01 = ~(w02 & s0);
assign s0 = ~(w01 & reset & clk);
assign r0 = ~(s0 & clk & w02);
assign w02 = ~(r0 & d0 & reset);
assign q0_p = ~(s0 & q0_n);
assign q0_n = ~(q0_p & r0 & reset);
assign w11 = ~(w12 & s1);
assign s1 = ~(w11 & reset & clk);
assign r1 = ~(s1 & clk & w12);
assign w12 = ~(r1 & d1 & reset);
assign q1_p = ~(s1 & q1_n);
assign q1_n = ~(q1_p & r1 & reset);
assign o[0] = q0_p;
assign o[1] = q1_p;
endmodule
测试台：
module test();
reg a, b, reset, clk = 0;
wire [1:0] o;
comparator cmp(a, b, reset, clk, o);
always #1 clk <= ~clk;
initial begin
$monitor("%b %b %b", a, b, o);
reset = 0;
reset = 1;
// a = 1110, b = 1011
#1 a = 1; b = 1;
#1 a = 1; b = 0;
#1 a = 1; b = 1;
#1 a = 0; b = 1;
$finish();
end
endmodule
输出：
1 1 xx
1 0 xx
1 1 xx
0 1 xx
答：
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Serge
10/26/2021
#1
如果 'D' 处于 'x' 状态，则一旦取消置位 reset，输出将再次变为 'x'。在取消置位之前，您需要将已知值设置为“D”。此外，在重置的置位和取消置位之间需要有延迟。
例如
initial begin
$monitor("%b %b %b", a, b, o);
reset = 0;
#1
a = 0; b = 0;
reset = 1;
...
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toolic
10/26/2021
#2
如您所见，在尝试对具有栅极级反馈的逻辑电路进行建模时，调试仿真问题并非易事。你得到未知数（），因为你没有正确初始化所有需要初始化的信号。x
您的测试平台并没有真正将复位信号驱动到 0，因为您立即将其驱动到 1（两者都发生在时间 0）。您应该在 2 个值之间添加延迟。但是，这仍然不足以初始化所有信号。
解决方案是为您的逻辑使用适当的模型：行为水平。这在Verilog中是微不足道的。使用异步/复位对DFF进行建模的常用方法是：
always @(posedge clk or negedge nreset) begin
if (!nreset) begin
q <= 1'b0;
end else begin
q <= d;
end
end
数字设计和Verilog的美妙之处在于，您可以抽象出所有不必要的细节。上面的代码消除了正确初始化所有信号的所有问题。
上一个：逻辑表达式的简化（逻辑代数定律）
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