（System）Verilog 中不应发生的 case 语句默认值中的适当断言 [已关闭]

问：

什么样的断言适合处理 SystemVerilog case 语句的默认情况？

以下是我想到的一些方法：

default:
  $display("this should never occur")
  // because all anticipated cases are supposed to be caught above
  // and the default catch hints at an illegal or omitted case
  output = safe_value;
endcase

或者，代替 $display（）

$info("this should never occur")

或者，在 SystemVerilog 中

assert (false) $warning("this should never occur")

类似的情况发生在优先级编码的嵌套中，如果...else，预计不会发生最终的 else，但在模拟期间发出警告是明智的。

我希望使用语言语句，而不是任务或“定义”，它们不应该造成 linting 或合成问题。

断言技术最好仍应允许安全的默认情况，即使预计不会发生默认情况。