对于 ICE40 FPGA 模块 ram，读取模式 2 和 3 似乎忽略了它们特有的最高地址线

For the ICE40 FPGA block ram read modes 2 and 3 seem to ignore the highest address wires unique to them

提问人：Andreas Stocker 提问时间：11/12/2023 最后编辑：Andreas Stocker 更新时间：11/12/2023 访问量：66

问： 

module TinyFPGA_B (
    input CLK,
    output LED
);

    SB_RAM40_4K ram40_4kinst_physical (    
        .RDATA(LED),
         
        // Makes no difference whether this line or the line below is commented in
        // The LED still glows
        .RADDR('b11111111111),

        // .RADDR('b01111111111),

        .RCLK(CLK),
        .RE(1),
      
        .WCLKE(0)
    );
    
    defparam ram40_4kinst_physical.READ_MODE=3;
    defparam ram40_4kinst_physical.WRITE_MODE=0;    
    
    defparam ram40_4kinst_physical.INIT_F =
    256'h0002000000000000000000000000000000000000000000000000000000000000;
endmodule

我尝试将初始化地址设置为单个完美值。

然后，我比较了第 11 根线处于活动状态和未激活的结果 在模式 3 中。

我原以为当第 11 根电线更换时 LED 会熄灭，但它一直亮着， 表示读取地址未更改。

Verilog Yosys ICE40 NextPNR

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答： 暂无答案

上一个：（System）Verilog 中不应发生的 case 语句默认值中的适当断言 [已关闭]

下一个：新运行空间中的 PowerShell PictureBox 对象 - 未显示