我需要在时钟边沿出现一定时间后检查信号值。例如，我想检查信号 b 是否在正边时钟发生后置位至高 1ps。 SVA 是否为此提供了语法？...

在Verilog中，我们有案例“内部”。它的用途是什么，它是可合成的吗？ 例如： case(in) inside 4'b0000, 4'b00?1: ; // 0 and 1,3 [5:7]:...

我对系统验证没有太多了解，我有以下问题。 据我所知，如果在始终模块的灵敏度列表中触发了复位信号的边沿，则该复位信号的复位类型为“异步” 我需要知道，always_latch复位信号的复位类型是什么？...

众所周知，有两种类型的“浮点运算”，即异步（复位）和同步（复位）。 同样，我们是否有类型为异步和同步的“锁存器”？ 如果是，我们如何使用 Verilog 代码对它们进行建模？...

我正在尝试在我的设计中使用正边触发的触发器来设计一个 17 位纹波向上计数器。这是我的代码： `timescale 1us/ 1ns module upcounter (clk, pr, clr...

我正在尝试在SystemVerilog中使用。我在这里做错了什么？foreach `define size 3:0 //variable module tb; reg [7:0] temp; ...

已关闭。这个问题是基于意见的。它目前不接受答案。 想改进这个问题吗？更新问题，以便可以通过编辑这篇文章来用事实和引文来回答。 11天前关闭。 这篇文章在11天前被编辑并提交审核，但未能重新打开帖...

我想使用以下代码对信号应用不同的上升和下降延迟： timeunit 1ns; timeprecision 1ps; parameter real delay_en_rising_us = 10...

闭。此问题需要调试详细信息。它目前不接受答案。 编辑问题以包括所需的行为、特定问题或错误以及重现问题所需的最短代码。这将有助于其他人回答这个问题。 7天前关闭。 改进此问题 Error-[MSV...

这个问题在这里已经有答案了： @（posedge Clk）; a<= 1'b1; 和 @（posedge Clk） a<= 1'b1; （2 个答案） 6天前关闭。 请注意第二种情况延迟后的分号。#...