为什么来自输入差分缓冲区的输出 CLK 信号不切换或显示 x？

问：

我正在尝试实现一种设计，其中使用 IBUFDS 和 BUFG 作为 vivado 工具语言模板的时钟缓冲区。 我的顶部模块端口包含两个输入时钟资源clk_n，clk_p现在当我将其传递到输入差分缓冲器时，输出时钟不会来或切换，它一直读取为 X。

module clock_counter(clk_n,clk_p,led);
input clk_n,clk_p;
output reg  led;

wire clk_100mhz,clk;
reg [4:0]counter=0;


IBUFDS IBUFDS_inst (
      .O(clk),   
      .I(clk_p),   
      .IB(clk_n) 
   );
   
 BUFG BUFG_inst (
      .O(clk_100mhz),
      .I(clk)  
   );
   
 initial begin
   led<=0;
   
 end

always@(posedge clk_100mhz)begin

     if(counter==5'd31) begin
        led=~led;
        counter<=0;
     end 
     else begin
        counter<=counter+1;
      end 
end    

endmodule

我得到了适当的clk_n和clk_p时钟，但 clk 和 clk_100mhz 不会到来。