10 位 ADC 接口 mit VHDL
作者：Didier Noël 提问时间：11/3/2023
非常感谢您的帮助。我正在尝试编写VHDL代码 对于我的 10 位 ADC。ADC有两个输入， 然后通过时钟的上升沿和下降沿多路复用到输出。 是多路复用的。我想问一下这个，ADC连接到信号 信号发生器，...
FPGA 问答列表
如何将数据写入 bram 并从 bram 读取数据？
作者：superb ranjeet 提问时间：11/3/2023
我试图理解在某些控制情况下，写作和阅读是如何在BRAM记忆中发生的。请告诉我我的代码中是否有任何概念错误： module bram_dual(wrt_data,addr_w,rst,clk,wr_e...
C++：在 NIOS II 上多次使用 alt_alarm
作者：l3LAETTI 提问时间：11/9/2023
我有一个计时器类，如下所示： class CallbackTimer { public: CallbackTimer(unsigned int time, unsigned int (*callb...
VHDL （@Vivado）：选择...when - 语法错误？
作者：freerideforever 提问时间：11/9/2023
-- mux4x1.vhd -- Selektive Signalzuweisung --------------------------- entity MUX4X1 is port(S: in b...
FPGA MAX 10 DE10-Lite 使用 Quartus Prime 16.1 将 verilog 代码上传到开发板时出错 [已关闭]
作者：dkdk 提问时间：11/17/2023
闭。此问题需要调试详细信息。它目前不接受答案。 编辑问题以包括所需的行为、特定问题或错误以及重现问题所需的最短代码。这将有助于其他人回答这个问题。 4天前关闭。 改进此问题 我将下面的代码上传...
为什么来自输入差分缓冲区的输出 CLK 信号不切换或显示 x？
作者：superb ranjeet 提问时间：11/17/2023
我正在尝试实现一种设计，其中使用 IBUFDS 和 BUFG 作为 vivado 工具语言模板的时钟缓冲区。 我的顶部模块端口包含两个输入时钟资源clk_n，clk_p现在当我将其传递到输入差分缓冲器...