VHDL （@Vivado）：选择...when - 语法错误？-解网

问：

-- mux4x1.vhd
-- Selektive Signalzuweisung
---------------------------
entity MUX4X1 is
port(S: in bit_vector(1 downto 0);
E: in bit_vector(3 downto 0);
Y: out bit);
end MUX4X1;

architecture BEHAVIOUR of MUX4X1 is
begin
    with S select
    Y <= E(0) when "00",
    E(1) when "01",
    E(2) when "10",
    E(3) when "11";
end BEHAVIOUR;

绝对的 FPGA 新手 - 我正在学习并开始使用 AMD 的 Vivado 套件，这时我遇到了一个错误，导致我无法成功运行仿真运行。现在：我运行上面的代码来获取一个简单的 4to1 MUX。我运行了一个模拟，并用

add_force -radix hex E {A 0}
add_force S[0] { 0 0} {1 100ns} -repeat_every 200ns
add_force S[1] { 0 0} {1 200ns} -repeat_every 400ns
run 400ns

我试图通过 TCL 控制台强制模拟输入。以前效果很好！然后我尝试合并一个基本的测试台，但没有工作，因为每当我运行模拟和测试台时，它就会开始向我显示上面的图像。因此，我从目录中删除了 TB 文件，并尝试通过 TCL 手动强制更改信号，如上所述。但是我一直显示与上面相同的错误屏幕。这个全新的 IDE 有点不知所措 - 我该怎么办？

选择 VHDL 仿真 FPGA Vivado

VHDL （@Vivado）：选择...when - 语法错误？

VHDL (@Vivado): Select ... when - Syntax Error?

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