我正在尝试在Verilog中编写一个集成模块，该模块可以改变集成期的持续时间。它编译时没有错误，信号的数据寄存器实际上存储了信号，但积分总线保持在 0。 积分在 for 循环中计算，如下所示 fo...

闭。此问题需要调试详细信息。它目前不接受答案。 编辑问题以包括所需的行为、特定问题或错误以及重现问题所需的最短代码。这将有助于其他人回答这个问题。 4天前关闭。 改进此问题 我将下面的代码上传...

闭。此问题需要调试详细信息。它目前不接受答案。 编辑问题以包括所需的行为、特定问题或错误以及重现问题所需的最短代码。这将有助于其他人回答这个问题。 7天前关闭。 改进此问题 Error-[MSV...

这个问题在这里已经有答案了： @（posedge Clk）; a<= 1'b1; 和 @（posedge Clk） a<= 1'b1; （2 个答案） 6天前关闭。 请注意第二种情况延迟后的分号。#...

我正在尝试实现一种设计，其中使用 IBUFDS 和 BUFG 作为 vivado 工具语言模板的时钟缓冲区。 我的顶部模块端口包含两个输入时钟资源clk_n，clk_p现在当我将其传递到输入差分缓冲器...

我有一个干涉仪波，想纠正它。 代码未正确执行绝对值。 这段代码有什么问题？ `timescale 1ns / 1ps module abs( input clk, output [15:0]...

我正在尝试实现一个数组 Right Shifter。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在索引位置插入指定的整数值。 例如 如果 arr = {1， 2， 3， 4，...

module test; reg [3:0]a; initial begin a= -4'b1100 / 6; $display(a); end endmodule 为什么输出是 8...

我试图理解在某些控制情况下，写作和阅读是如何在BRAM记忆中发生的。请告诉我我的代码中是否有任何概念错误： module bram_dual(wrt_data,addr_w,rst,clk,wr_e...

module NOR31_1x1(Y,A); input [31:0] A; output Y; wire [29:0] norWire; nor nor1(norWire[0], A[0], ...